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[主观题]
已知并行扩展3片2K×8存储器芯片及芯片地址范围(无关地址位取“1”),试画出其连接电路。
已知并行扩展3片2K×8存储器芯片及芯片地址范围(无关地址位取“1”),试画出其连接电路。
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已知并行扩展3片2K×8存储器芯片及芯片地址范围(无关地址位取“1”),试画出其连接电路。
已知并行扩展2片2K×8存储器芯片及芯片地址范围(无关地址位取“1”),芯片Ⅰ:B800H~BFFFH;芯片Ⅱ:E800H~EFFFH;试画出其连接电路。
若用74138译码片选4片2K×8存储器芯片,、、、分别接存储芯片Ⅰ、Ⅱ、Ⅲ、Ⅳ的CE端;P2.3、P2.4、P2.5接A,B,C;G1接Vcc,P2.6接、P2.7接;试画出其连接电路,指出4片存储芯片的地址范围。
若用74LS138译码片选4片2K×8存储器芯片,P2.3、P2.4、P2.5接A,B,C,G1接Vcc,P2.6接接地,试画出其连接电路,指出4片存储芯片的地址范围(无关位为1)。
高电平为读,低电平为写)。
已知该机存储器地址空间从0连续编址,其地址空间分配如下:最低8K为系统程序区,由ROM芯片组成;紧接着40K为备用区,暂不连接芯片;而后78K为用户程序和数据空间,用静态RAM芯片组成;最后2K用于I/O设备(与主存统一编址)。现有芯片如下:
SRAM:16K×8位,其中CS:为片选信号,低电平有效,WE:为写控制信号,低电平写,高电平读。
ROM:8K×8位,其中CS:为片选信号,低电平有效,OE:为读出控制,低电平读出有效。
译码器:3―8译码器,输出低电平有效;为使能信号,低电平时译码器功能有效。
其它“与、或”等逻辑门电路自选。
(1)请问该主存需多少SRAM芯片?
(2)试画出主存芯片与CPU的连接逻辑图。
(3)写出各芯片地址分配表。