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题目内容（请给出正确答案）

[单选题]

针对Verilog HDL语言中的case语句说法不正确的是（)。

A.case语句表达式的取值可以超出语句下面列出的值的范围

B.语句各分支表达式允许同时满足case表达式的值

C.条件语句中的选择值需要完整覆盖表达式的取值范围

D.保险起见，case语句最后分枝最好都加上default语句

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第1题

Verilog硬件描述语言中包含的基础类型（)。

A.reg型

B.wire型

C.integer型

D.parameter型

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第2题

在verilog语言中，下面哪个符号不能用作设计源文件或约束文件里的注释符号？（)

A.#

B./*和*/

C.//

D.*

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第3题

在Verilog语言中关于initial语句不正确的是（)。

A.用于给寄存器赋初值

B.总是循环重复执行

C.常用于仿真模块中对激励向量的描述

D.不能被逻辑综合工具支持

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第4题

在Verilog语言中对Always语句描述错误的是？（)

A.@后敏感信号或表达式发生变化，语句就顺序执行一次

B.wire类型变量可以在这个语句中被赋值

C.reg类型变量可以在这个语句中被赋值

D.总是循环重复执行

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第5题

IEEE于1995年将Verilog HDL采纳为______标准。

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第6题

Verilog HDL于1983年正式推出，是目前______的硬件描述语言之一。

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第7题

原理图文件类型后缀名是()， Verilog HDL语言文本文件类型的后缀名是()。

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第8题

Verilog HDL语言进行电路设计方法有哪儿种？

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第9题

电视艺术的合成语言中，对于时间的编辑有（)、（)、（) 、冻结、（)。

电视艺术的合成语言中，对于时间的编辑有( )、( )、( ) 、冻结、( )。

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第10题

5．在C语言中，十六进制的表示法以（)开头。

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第11题

C语言中要改变循环语句的流程可以使用语句 ___________,___________ 和___________

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