已知集成移位寄存器的逻辑符号功能表如图4-66(a)、(b)所示,试画出在图4-66(c)所示信号作用下Q7、
的输出波形。
用VHDL描述下列器件的功能: (1)4选1数据选择器; (2)2线-4线译码器; (3)时钟R-S触发器; (4)带复位端Clear和置位端Preset、延迟Tpd为20ns的响应CP下降沿的J-K触发器; (5)主从J-K触发器; (6)集成计数器74163; (7)集成移位寄存器74194。
试用集成中规模异步二-五-十进制计数器CT74LS290设计一个输出为对称方波的十进制计数器。
试用一片集成四位二进制加法计数器74LS161和一片3/8线译码器74LS138组成一个五节拍顺序脉冲发生器。
B,输入电阻为1.2kΩ,设集成运放具有理想特性,试决定C1、R1、RF的大小。