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[主观题]

用74194设计一个可控计数器,计数器有一个控制端X,当X=0时,电路为一个4位能自启动的环形计数器,其计数有效循

环如图(a)所示;当X=1时,电路为一个4位能自启动的环形计数器,其计数有效循环如图(b)所示。要求写出设计过程,画出电路图(设计可加必要的门电路,两循环之间允许有过渡状态)。

用74194设计一个可控计数器,计数器有一个控制端X,当X=0时,电路为一个4位能自启动的环形计数器用74194设计一个可控计数器,计数器有一个控制端X,当X=0时,电路为一个4位能自启动的环形计数器

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第1题
试用二进制同步计数器CT74161设计一个可控BCD码计数器.电路有一个控制端K,当K=0时,电路为8421B
CD码计数器;当K=1时,电路为2421BCD码计数器.规定设计电路采用反馈置数法.要求写出设计过程,画出电路图(2421BCD码见表10.7(a),CT74161逻辑符号和功能表见图10.44和表10.7(b)).

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第2题
用D触发器设计一个可控计数器.当X=0时其计数顺序为4→5→1→3→2→6→4;X=1时其计数顺序为4→6→2→3→1→5+4.组合电路采用与或非门及非门实现.

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第3题
用T4290设计一个36进制计数器。

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第4题
用GALl6V8器件设计一个十进制同步计数器。

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第5题
用JK触发器设计一个同步六进制加1计数器。

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第6题
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用VHDL描述下列器件的功能: (1)4选1数据选择器; (2)2线-4线译码器; (3)时钟R-S触发器; (4)带复位端Clear和置位端Preset、延迟Tpd为20ns的响应CP下降沿的J-K触发器; (5)主从J-K触发器; (6)集成计数器74163; (7)集成移位寄存器74194。

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第7题
用D触发器设计一个模6的二进制同步计数器,其状态图如图5.4.11所示。

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第8题
用PAL16R6设计一个4位二进制计数器,要求: (1)具有并行置数功能。并行数据输入为P0,P1,P2,P3,控制信号为。当

用PAL16R6设计一个4位二进制计数器,要求:

(1)具有并行置数功能。并行数据输入为P0,P1,P2,P3,控制信号为。当时并行置数;当时计数。

(2)具有加/减计数功能。控制信号为,当时为加计数;当时为减计数。

(3)具有并行输出Q0,Q1,Q2,Q3

(4)具有进位输出C和借位输出B。

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第9题
试用JK触发器设计一个2位同步二进制多功能计数器。当控制端XY=00时,计数器状态不变;XY=01时,为加
法计数;XY=10时,为减法计数;XY=11时,则次态为现态求反运算。试写出该计数电路的控制输入真值表(包括状态转换激励表),并画出用与非门和JK触发器实现这一控制的逻辑电路图。

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第10题
试用JK触发器和门电路设计一个同步七进制计数器。

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第11题
用反馈清零法把74LS161设计成N=12的计数器。
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